研习FPGA编程，需求思惟的转换，从软件编程的依序履行到硬件编程的并行履行，而在研习Verilog时需求多想想其硬件电路。
合流的FPGA编程说话有VerilogHDL、VHDL、SystemVerilog，初学的话先把握一个说话便可，举荐初学者先研习Verilog。
Verilog的语法分红可归纳和不行归纳的，可归纳是指这部份语句能够生成硬件电路，意见初学者先学可归纳的部份，一是由于这部份的语句较少，而且是罕用的部份，可优先流利把握。
RTL计算重要分红组合电路和时序电路，时序性则是硬件电路的重大性质之一，尚有一个特别重大的部份即是形态机，这是众人都理当流利把握的。初学者在编译完代码后，能够翻开RTL图看看归纳后的电路的模样，脑中有RTL计算对应的硬件电路。
初学Verilog需求造就好的编码气概，除了懂得甚么样的编码能够归纳，还需求理会甚么样的编码气概会出题目，若一个编码气概只把计算的消息传送给了仿真器却没有传送给归纳东西，就不是一个好的编码气概。是以你需求理解前仿和后仿不一致的缘故，及早的消除这些危险，以防计算繁杂后难以觉察。
背面咱们会深入的相熟FPGA的开拓过程以及个中的细节：RTL计算、仿真考证、逻辑归纳、布局布线、时序约束和硬件调试。
这日先给众人分享两份IEEE准则，一份是对于Verilog的，一份是对于VHDL的，根据你运用的编程说话筛选下载，给“软硬件技巧开拓”